Progetto in tecnologia 0.13um CMOS di elettronica di front end a elevato range dinamico per un rivelatore di particelle

PANDA (antiProton ANnihilation at DArmstadt) is a fixed target subnuclear experiment. Scheduled for operation in 2018, PANDA will exploit the FAIR accelerator complex, now under construction at GSI, to perform study of the strong interaction in a energy range beetween the non-perturbative and the perturbative regime of the Quantum Chromo Dinamics (QCD). The innovation of PANDA is due to the high luminosity of the incident antiproton beam which allows to have a large number of events recorded by the detector system. The INFN group of Turin is studying the front-end electronic for the Micro Vertex Detector (MVD), which is the detector closest to the interaction point. The sensors used into the MVD will be silicon pixels and double sided silicon strips. The VLSI group of Turin is developing the chip ToPix designed to process the signal coming from the pixel sensors. The Time Over Threshold (ToT) technique will be employed to measure the charge released by the impiging particles over a large dynamic range (≈ 100 fC) and with a low power consumption (≈ 20 μW for pixel). It would be interesting to use the same approach also in the front-end of the strip sensors. In this way, the pixel and the strip subsystems could share the same read-out electronics after the front-end chip. This synergy would lead to a significant reduction in both development time and cost of all the electronics following the front end. Therefore preliminary studies to adapt to the strips the front-end electronics developed for the pixels have been started. The design of an integrated chip is a multistep project which starts with schematics simulations and ends-up with laboratory tests. Several iterations may be necessary before the circuit attains its final performance. Front-end chips for particle detectors are in general mixed mode systems, which incorporate on the same silicon substrate both analog and digital circuits. Their development typically requires 5 to 10 man-years of man power. This thesis addresses the first steps of such a complex activity, which is the schematic design of the most critical blocks. The work has started from the analysis of the circuit optimized for the pixels. Several modifications were necessary to adapt the existing design to the needs of the strip system. The chip is designed in a 0.13 μm CMOS technology. The analog part of each channel is made of a first stage which amplifies the signal charge coming from the detector, and a second stage which allows to apply the Time Over Threshold technique to calculate the charge collected by the detector. In its final version, the ASIC will have 128 channels. The voltage supply is 1.2 V and the power consumption per channel is lower than 800 μW. Chapter 1 of the thesis provides a concise introduction to the PANDA detector, while chapter 2 discusses some general aspects which are relevant for the design of an integrated circuit. The design of the circuit, which is the central topic of this work, is described in chapteer 3 to 7.

PANDA e' un esperimento di fisica subnucleare a targhetta fissa. Progettato per il 2018, PANDA sfruttera' l'acceleratore del FAIR, in costruzione presso il GSI, per lo studio dell'interazione forte in un range dinamico tra il regime non perturbativo e perturbativo della QCD. L'innovazione di PANDA e' legata all'alta luminosita' del fascio di antiprotoni incidente che permettera' di avere un gran numero di eventi registrati dai detector. Il gruppo INFN di Torino si occupa dell'elettronica di front end del Micro Vertex Detector, che e' la regione piu' vicina al punto di impatto. I sensori usati nell'MVD saranno pixel e microstrip. Il gruppo di VLSI di Torino sta implementando il chip ToPix, progettato per analizzare segnali provenienti da pixel, che sfrutta la tecnica del Time over Threshold. Sarebbe interessante utilizzare lo stesso approccio nell'elettronica di front-end delle microstrip: in questo modo, sia pixel che strip utilizzerebbero la stessa elettronica dopo il chip di front end. Questa sinergia ridurrebbe notevolmente tempi di realizzazione e costi.Tuttavia, prima di progettare il chip per le strip, sono necessari alcuni studi preliminari. La progettazione di un nuovo chip e' un processo a piu' fasi che inizia dalle simulazioni e termina con i test di laboratorio. Molte iterazioni sono necessarie prima di ottenere la versione finale del chip. I chip per l'elettronica di front-end di rivelatori di particelle richiedono in genere un man-power di 5-10 anni-uomo. Durante questa Tesi e' stata affrontata la parte di progettazione degli stages piu' critici. Il progetto e' avvenuto in tecnologia CMOS 0.13um ed e' composto da uno stage che amplifica il segnale proveniente dal detector, ed uno che utilizza la tecnica del ToT. L'alimentazione del circuito e' di 1.2V e la potenza consumata per canale e' di 800uW. Il Capitolo 1 della tesi presenta una breve introduzione all'esperimento PANDA, il secondo discute alcuni aspetti generali della progettazione di un chip. I restanti (dal 3 al 7) sono dedicati alla descrizione del progetto e alle simulazioni eseguite.