Implementazione su FPGA del controllore VHDL di una catena elettronica per il trattamento digitale di segnali

L'esperimento PANDA permetterà di studiare l'interazione tra antiprotoni e protoni su targhetta fissa e nuclei, con momento nel range: (1.5÷15) GeV/c. Si propone di studiare la spettroscopia adronica nella regione del quark charmonio, le proprietà degli adroni nella materia nucleare, l'impiantazione di barioni nei nuclei e la struttura dei nucleoni. Il programma di fisica è molto impegnativo e richiede un sistema di triggering efficiente e flessibile in grado di gestire un rate di dati nel range 40÷200 GB/s; ciò è infatti dovuto ad un rate di interazione superiore ai 10 MHz, necessario per studiare eventi rari. Per soddisfare tali richieste, la struttura del DAQ di PANDA, è caratterizzata dall'uso di FPGA, logiche programmabili che, essendo organizzate in tre livelli di trattamento gerarchico dei dati, effettuano elaborazioni intermedie e sottopongono i segnali a criteri di selezione sempre più raffinati e sofisticati al fine di ricavare informazioni molto dettagliate sulle particelle coinvolte e ricostruire quindi gli eventi. L'innovazione consiste quindi nel processo di triggering che risulta essere di tipo software (anche in corrispondenza del front-end), a differenza di altri esperimenti attualmente in atto (ad esempio CMS) ove il primo livello è svolto da un sottoinsieme di rivelatori. Il progetto di tesi, sviluppato presso il gruppo di ricerca del Dipartimento di Fisica Generale che collabora alla realizzazione del DAQ di PANDA, prevede il controllo di una catena elettronica per il trattamento digitale di segnali tramite l'uso di FPGA. Essa è costituita da un preamplificatore, un convertitore analogico-digitale (ADC), un'unità DSP e un convertitore digitale-analogico. La logica programmabile (famiglia Spartan-3AN) è in grado di gestire tali dispositivi, mediante il protocollo di trasmissione SPI, ed effettuare la selezione di segnali, attraverso la fase di trattamento digitale, solo se configurata mediante il controllore da me interamente scritto in linguaggio VHDL. La catena elettronica oltre ad essere stata sottoposta a test al fine di verificarne la correttezza del funzionamento dal punto di vista logico è stata modificata con varie unità DSP, in particolare filtri FIR passa-basso con caratteristiche differenti, in modo da studiarne il comportamento generale. Il controllore VHDL è tale da permettere uno stadio di preamplificazione del segnale in tensione, conversione analogica-digitale a 14 bit in complemento 2 e alla frequenza di campionamento di 29.4 kHz (incrementabile fino a 1.5 MHz), memorizzazione temporanea su memoria RAM, filtraggio digitale mediante l'unità FIR, e conversione digitale-analogica a 12 bit. Inoltre soddisfa due richieste importanti: flessibilità e continuità. La modalità di gestione della catena elettronica infatti è tale da supportare variazioni nelle specifiche del FIR e quindi nei criteri di selezione dei segnali corrispondenti a certi eventi; inoltre il campionamento è continuo, infatti i vari componenti svolgono le proprie operazioni garantendo il trattamento digitale di segnali senza interruzioni.