Implementazione su FPGA di un generatore di trigger random per l'esperimento NA62 al CERN​

This thesis describes the implementation of a random trigger generator integrated in the firmware of the first level trigger processor (L0TP) based on FPGA and written in VHDL for the NA62 experiment at CERN. In particular it exposes the operation of the experiment, the physics under study, the experimental apparatus, the testbench present in Turin, the C ++ program used to control the trigger system and a reference to the data format. It also describes the operation of the random trigger generator, the connection with the rest of the existing logic, the validation process of the correct functioning of the trigger and the analysis of the data acquired.​

In questa tesi è descritta l'implementazione di un generatore di trigger random inserito nel firmware del processore di trigger di primo livello (L0TP) basato su FPGA e scritto in VHDL per l'esperimento NA62 al CERN. In particolare viene esposto il funzionamento dell'esperimento, la fisica che studia, l'apparato sperimentale, il sistema di test presente a Torino, il programma in C++ usato per controllare il sistema di trigger e un accenno al formato dei dati. Inoltre è descritto il funzionamento del generatore di trigger random, la connessione con il resto della logica preesistente, il processo di verifica del corretto funzionamento del trigger e l'analisi dei dati ottenuti.​